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TitanMIMO-6系列

TitanMIMO-6系列


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TitanMIMO-6系列


TitanMIMO-6系列——大规模MIMO测试台


TitanMIMO-6系列大规模MIMO测试台支持任意多个处理节点和通道数,是能满足实时和大规模天线阵研究的可扩展解决方案。该测试台可用于多种波形传输场景模型的验证,性能和功耗平衡的网络部署优化,互操作场景验证,信道模型的验证、优化和开发,TDDRF校正技术的优化等。


平台特点

一站式解决方案,包括支持TDD+FDD射频头和实时基带处理

最高56MHz的实时基带带宽

射频调谐最高到6GHz

最多能支持1000个收发器或天线单元

真正的可扩展和可升级

可选的WiFi 5GHz频段天线阵

包含相位对齐的RF时钟和通用本振同步系统 

射频拉远头

RRH包含Nutaq第二代射频FMC模块Radio640x。这些射频模块的核心技术是AD9361捷变RF收发器IC,它为需要精确相位对齐的大天线阵列提供同步能力。

RRH基于射频载板,不仅提供用于预处理/后处理的FPGA,同时还支持8x RF收发器,此外还支持7x用户自定义20Gbps P2P线缆接口,用于通道聚合和多个RRH间的网格处理。或者连接到Nutaq8Virtex-6基带核心处理模块(Kermode XV6)

 

强大的基带处理单元(Kermode XV6)提供极强的FPGA处理能力(8x Virtex-6),最大支持32路用户定义的20Gbps P2P线缆接口,通过板卡的层叠实现通道聚合和网格处理,适合扩大处理规模或通道数升级。

8Virtex-6基带核心处理模块

该基带处理模块kermode XV6依托于板上8Virtex-6 FPGA(SX475T)提供强大的处理能力。所有通道聚合到1个通用核心处理单元,不受实时性限制或者带宽限制,这也是该模块的核心特点。此外,每片FPGA与两个DDR3 SDRAM SODIMM接口(最大支持4GBytes),聚合后的内存最大支持到64GBytes.

Kermode-XV6RRH互连支持多种用户定义模式,多个基带处理器之间也可以通过RTM接口(Rear Transition Module)。

前面板16x 20Gbps全双工P2P线缆连接(通常用于和RRH接口)

RTM背板16x 20Gbps全双工P2P线缆连接(通常用于多个Kermode-XV6之间互连)

 

系统同步

RRH(射频拉远头)

每个RRH包含两个Radio640双层FMC模块,每个模块提供4个收发器。每个Radio640都有1个板载的时钟和本振,也支持1个外部CLK/REF输入和1~2个外部本振输入用于TDDFDD拓扑。

Nutaq还提供μSync CLK和本振模块,保证所有射频之间的同步。μSync系统是专门针对所有CLK和本振相位同步设计的,还可以层叠扩展支持更大规模的系统。

通用的时钟基准

在波束成形应用的射频头同步之上,uSync时钟模块允许时钟训练成外部参考或者嵌入式GPS

用户选择的参考就可以分布在所有的RRH8V6基带处理器上,通过使用VITA49通信协议,确保系统中所有FPGA之间基于精准时钟的通信。

PPS10MHz时钟信号通过MicroTCA/ATCA背板分配,确保确定性的通信系统。

用户定义的线缆链路拓扑

RRH8Virtex-6基带核心模块使用线缆链路技术互连,支持多种用户自定义的、可适配的、可扩展的通信拓扑,形成多片基带处理拓扑样式。

每根线缆20Gbps全双工链路是由Mini-SAS物理接口提供的。Nutaq选择这些接口是出于接口小型化和高速率考虑,相较于现有的SFP类型接口相比成本更低。每个Mini-SAS接口都直连到Virtex-6 FPGA的全双工高速MGT(吉比特收发器)

    这些接口支持多种协议层,提供高速低延时Aurora-4x协议(20Gbps)全双工接口。用户可以使用这些物理接口来支持其他电信标准,比如CPRI协议,来验证类似于最终部署的场景。

大规模MIMO参考设计

作为TitanMIMO-6系统的一部分,参考设计帮助客户快速实现大规模MIMO应用,而不需要关心收发器校正、数据通信、数据同步和使用正确的API集等细节。

参考设计支持从射频节点(RF模块)到中央基带处理引擎,再回到射频节点的数据传输、无线信道的聚合和控制、自动校正。

记录和回放

每个RRH(8个收发器)都配有4GB SDRAM FPGA存储空间,允许全信号带宽的记录, 典型应用如下:

8RF通道,采样率在122.88MSPS

每个采样点2字节

需要1966.08MBps吞吐率量将8个收发通道数据全速记录到SDRAM

SDRAM最大吞吐率5700MBps

触发模式:

外部触发:每个4x4 MIMO子系统都有1个外部触发可用

FPGA触发:触发信号能由4x4 MIMO子系统内的FPGA用户逻辑定义

基于时间的软件触发:触发信号能从中央处理器单元发出,使用基于时间的事件。